Recent #AI chip news in the semiconductor industry
06/12/2025, 01:00 PM UTC
LUBIS EDA亮相2025年设计自动化大会LUBIS EDA at the 2025 Design Automation Conference
➀ LUBIS EDA在DAC 2025展示形式化验证整体解决方案，包括Turnkey签核服务；
➁ 推出ReCheck验证回归管理工具和AppBuilder断言IP开发框架；
➂ 通过AI与数据中心芯片客户案例，展示验证效率提升30%-70%的量化成果
06/11/2025, 05:00 PM UTC
传统IP供应商深陷NPU困境，新架构GPNPU破局AI推理Legacy IP Providers Struggle to Solve the NPU Dilemna
➀ 传统IP供应商因依赖外置矩阵加速器，面对Transformer等新型AI模型时架构已显过时；
➁ 慧荣科技Chimera GPNPU通过融合可编程ALU与矩阵引擎，统一支持2000余种AI算子运算；
➂ 该架构可扩展至864 TOPS算力，无需硬件改动即适配未来AI突破，突破传统厂商的技术与商业路径依赖。
06/11/2025, 01:00 PM UTC
未来AI硬件的前沿保障策略A Novel Approach to Future Proofing AI Hardware
➀ 边缘AI硬件面临在长生命周期（如汽车15年以上）中支持持续演进的AI模型的挑战；
➁ 楷登电子推出NeuroEdge 130协处理器，通过与NPU紧耦合的可编程架构处理非NPU任务，实现硬件未来升级能力；
➂ 该方案比传统DSP面积缩小30%、功耗降低20%，并通过ISO26262功能安全认证适配汽车领域。
06/10/2025, 01:00 PM UTC
Analog Bits在2025年设计自动化大会上的突破性布局Analog Bits at the 2025 Design Automation Conference
➀ Analog Bits提出"智能电源架构"，在系统设计架构阶段实现电源管理的全局优化；
➁ 现场展示多项尖端模拟IP，涵盖台积电2nm/3nm、格芯12LP及三星4LPP等先进制程；
➂ 针对AI芯片和车载系统推出温度传感器、时钟发生器、电压调节器等完整解决方案。
06/08/2025, 03:00 PM UTC
Verific设计自动化公司亮相2025年设计自动化大会Verific Design Automation at the 2025 Design Automation Conference
➀ Verific联合多家AI驱动的EDA初创企业提升芯片设计效率；
➁ 由Y Combinator投资的新创公司Silimate正在开发基于生成式AI的芯片设计协作工具；
➂ 行业专家认为人工智能将解决传统EDA工具难以攻克的芯片设计流程灰色地带问题。
05/29/2025, 05:00 PM UTC
新思科技攻克异构集 成测试壁垒Synopsys Addresses the Test Barrier for Heterogeneous Integration
➀ 异构芯片设计面临多维挑战，需通过架构、验证和测试等系统性方案实现参数平衡；
➁ 对基于Chiplet的AI/HPC芯片，高速测试成为关键瓶颈，传统GPIO接口带宽限制亟待突破；
➂ 新思科技推出HSGPIO技术，无需额外硬件即可实现10倍测试吞吐提升，支持制造测试-调试-生产多模式灵活配置。
05/29/2025, 01:00 PM UTC
CadenceLIVE 2025：Anirudh主题演讲揭示Millennium M2000Anirudh Keynote at CadenceLIVE 2025 Reveals Millennium M2000
➀ Cadence发布基于NVIDIA Blackwell的Millennium M2000 AI超算平台，用于加速芯片设计、计算流体动力学和生物科学模拟；
➁ 提出通过“代理型AI”实现芯片设计全自动化的长期目标，类比汽车自动驾驶的SAE分级框架，并宣布在RTL生成和IP复用领域取得进展；
➂ 将数字孪生技术从半导体设计扩展至数据中心、机器人和航空领域，通过AI优化热管理和系统建模，强化与NVIDIA、谷歌的合作。
05/27/2025, 01:00 PM UTC
晶心科技：从嵌入式控制到AI及更远领域，驱动全谱计算Andes Technology: Powering the Full Spectrum – from Embedded Control to AI and Beyond
➀ 晶心科技提供完整的RISC-V处理器解决方案，涵盖嵌入式控制、AI/ML加速和高性能计算，产品线包括超低功耗D23内核至支持Linux的多核AX60；
➁ AndesAIRE平台通过自动化指令扩展和RISC-V矢量扩展实现定制化AI推理引擎，已应用于Meta推荐系统和EdgeQ的5G基站芯片；
➂ 符合ISO 26262 ASIL-D标准的车规级处理器及与Cornami合作的全同态加密方案，凸显其在汽车和网络安全领域的跨界应用，巩固其30%的RISC-V市场份额。
05/26/2025, 01:00 PM UTC
从All-in-One IP到Cervell™：Semidynamics如何以RISC-V重塑AI计算架构From All-in-One IP to Cervell™: How Semidynamics Reimagined AI Compute with RISC-V
➀ Semidynamics推出的Cervell™将CPU、矢量单元和张量引擎集成于单一RISC-V架构NPU，消除外部CPU依赖与性能瓶颈；
➁ 通过共享内存模型和RISC-V开放指令集，该架构支持从边缘IoT设备到数据中心（最高256 TOPS算力）的弹性扩展；
➂ Cervell突破传统NPU限制，以可编程性、任务内聚执行和简化的软件栈重构AI开发范式。
05/12/2025, 01:00 PM UTC
Arteris如何通过智能片上网络IP革命化SoC设计How Arteris is Revolutionizing SoC Design with Smart NoC IP
➀ Arteris在IP-SoC Days上展示了智能片上网络（NoC）技术，通过自动化和AI驱动优化应对日益复杂的SoC设计挑战。
➁ 其非一致性互联IP FlexGen可将芯片设计速度提升10倍，布线长度减少30%，并支持Arm、RISC-V、x86等多种处理器架构。
➂ Arteris产品已被全球前十大半导体公司中的9家采用，累计出货37亿颗SoC，客户留存率超过90%，在HPC、AI芯片和汽车电子领域影响深远。
05/01/2025, 01:00 PM UTC
SNUG 2025：EDA的分水岭时刻——第二部分SNUG 2025: A Watershed Moment for EDA – Part 2
① GPT-4o等AI推理模型在数学、科学和芯片设计优化中展现出变革性能力；
② 算力扩展持续推动AI进步，基础设施投资激增，需设计跨洲际的「行星级」系统；
③ 软硬件协同设计及系统容错性成为关键，AI工具显著压缩芯片开发周期。
04/24/2025, 01:00 PM UTC
PVT监控在芯片生命周期管理中的重要性日益凸显The Growing Importance of PVT Monitoring for Silicon Lifecycle Management
➀ 硅生命周期管理（SLM）通过PVT监控实现芯片全周期性能优化，支持3D IC等先进封装技术；
➁ 新思科技推出完整PVT IP子系统，覆盖台积电N3E至N2P制程，满足车规级ASIL B安全标准；
➂ 在AI芯片中实现热管理时延降低40%，数据中心动态功耗优化达30%，5G设备续航提升25%
04/17/2025, 01:00 PM UTC
预测性负载处理：解决现代DSP中的静默瓶颈Predictive Load Handling: Solving a Quiet Bottleneck in Modern DSPs
➀ 数字信号处理器（DSP）在嵌入式AI应用中存在显著的内存停滞瓶颈。
➁ 传统DSP设计使用不可缓存的内存区域，这会导致由于精确的负载延迟要求而引起的流水线停滞。
➂ 预测性负载处理专注于预测内存访问延迟，而不仅仅是预取数据。
