台积电在IEDM 2024上深度解析其尖端2nm工艺节点——功耗降低35%，性能提升15%
12/14/2024, 12:46 PM UTC
台积电在IEDM 2024上详细披露其尖端2nm工艺节点——功耗降低35%，性能提升15%TSMC shares deep-dive details about its cutting edge 2nm process node at IEDM 2024 — 35 percent less power, or 15% more performance
➀ 台积电在IEDM 2024上公布了其N2（2nm级）制造工艺的详细信息；➁ 新工艺承诺在相同电压下实现24至35%的功耗降低或15%的性能提升；➂ 关键进展包括GAA纳米片晶体管和N2 NanoFlex设计技术的协同优化。➀ TSMC unveiled details about its N2 (2nm-class) fabrication process at IEDM 2024; ➁ The new process promises a 24 to 35% power reduction or a 15% performance improvement at the same voltage; ➂ Key advancements include GAA nanosheet transistors and N2 NanoFlex design-technology co-optimization.台积电在最近的IEEE国际电子器件会议（IEDM）上详细介绍了其N2（2nm级）制造工艺。这个新的生产节点承诺在相同电压下实现24至35%的功耗降低或15%的性能提升，并且比前一代3nm工艺的晶体管密度提高1.15倍。这些优势的大部分得益于台积电的新全栅极环绕（GAA）纳米片晶体管、N2 NanoFlex设计技术的协同优化能力以及其他在IEDM上详细说明的改进。
全栅极环绕纳米片晶体管允许设计师调整其通道宽度以平衡性能和功耗效率。此外，台积电的N2增加了N2 NanoFlex DTCO，使设计师能够开发出具有最小面积和增强功耗效率的短单元，或者优化性能的最大单元。该技术还包括六个电压阈值级别（6-Vt），跨越200mV的范围，使用台积电基于第三代偶极的集成，包括n型和p型偶极。
与FinFET相比，N2纳米片晶体管在0.5V到0.6V的低供电电压范围内表现出明显的每瓦性能，通过工艺和设备优化，时钟速度提高约20%，在0.5V操作下待机功耗降低约75%。此外，集成N2 NanoFlex和多个阈值电压（multi-Vt）选项为高逻辑密度的节能处理器提供了额外的设计灵活性。
晶体管架构和DTCO优势直接影响了SRAM的可扩展性，近年来在领先节点上难以实现。凭借N2，台积电设法实现了约38Mb/mm^2的创纪录2nm SRAM密度。除了实现创纪录的SRAM密度外，台积电还降低了其功耗。由于GAA纳米片晶体管具有更紧密的阈值电压变化（Vt-sigma），N2在FinFET设计的基础上，对高电流（HC）宏单元的最低操作电压（Vmin）降低了约20mV，对高密度（HD）宏单元降低了30-35mV。
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