新思科技发布HSGPIO技术：破解Chiplet芯片测试带宽困局
05/29/2025, 05:00 PM UTC
新思科技攻克异构集成测试壁垒Synopsys Addresses the Test Barrier for Heterogeneous Integration
➀ 异构芯片设计面临多维挑战，需通过架构、验证和测试等系统性方案实现参数平衡；
➁ 对基于Chiplet的AI/HPC芯片，高速测试成为关键瓶颈，传统GPIO接口带宽限制亟待突破；
➂ 新思科技推出HSGPIO技术，无需额外硬件即可实现10倍测试吞吐提升，支持制造测试-调试-生产多模式灵活配置。
➀ Heterogeneous chip design faces multidimensional challenges requiring holistic solutions balancing architecture, verification, and testing;
➁ High-speed testing becomes critical for chiplet-based AI/HPC designs, demanding innovative approaches to overcome GPIO bandwidth limitations;
➂ Synopsys introduces HSGPIO technology enabling 10x faster test throughput without additional hardware, supporting multi-mode configurability for manufacturability and debug.
在AI与高性能计算芯片加速转向Chiplet异构集成的背景下，新思科技针对业界关键的测试带宽难题推出创新解决方案。传统单颗SoC设计转向2.5D/3D多芯片封装后，测试复杂度呈现指数级增长。由于测试IO数量受限且GPIO速度不足，先进芯片面临测试模式激增与测试吞吐受限的双重压力，导致测试成本攀升和产品开发周期延长。
新思科技技术团队在最新发布的解决方案中提出了高速测试GPIO（HSGPIO）架构。该技术通过创新的IO复用机制，在单根IO接口上实现三种功能模式切换：制造测试时可配置为高频测试端口（最高达12 Gbps），调试阶段支持高速时钟观测，量产时则恢复标准GPIO功能。相比传统GPIO 1.2Gbps的速率，HSGPIO的带宽提升达10倍，且无需增设专用高速接口硬件。
技术文档显示，HSGPIO集成多项创新设计：采用差分信号架构改善信号完整性，支持DDR双倍数据速率传输，并内置自适应校准电路以消除工艺变异影响。在先进5nm/3nm制程下，该方案通过自动化流程实现测试模式生成与物理设计协同优化，确保多芯片堆叠场景下的跨die时序一致性。
值得注意的是，HSGPIO与EDA工具链深度融合，支持跨电压域测试和混合封装类型（如硅中介层与有机基板）。这为AI加速芯片开发者提供灵活选择——既可实现晶圆级已知合格芯片（KGD）验证，也能在系统级封装完成后进行边界扫描测试，从而将测试覆盖率提升至99%以上，显著降低DPPM缺陷率。
市场分析指出，此项创新将助力3D IC设计突破测试瓶颈，尤其为HBM3内存堆叠、Chiplet互连等先进封装提供关键技术支持。新思科技预计，采用HSGPIO的客户可将复杂AI芯片测试时间缩短40%，测试硬件成本降低60%，为即将到来的2nm时代异构集成奠定基础。
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