易逻辑在2025年DAC大会展示革新性阶段式ECO设计工具
06/15/2025, 03:00 PM UTC
易逻辑亮相2025年设计自动化大会（DAC）并推出革命性ECO设计工具Easylogic at the 2025 Design Automation Conference #62DAC
➀ 易逻辑推出阶段式ECO设计环境，工程变更耗时减少50%以上；
➁ 提供五类内置流程，覆盖从混合信号芯片到AI服务器芯片等多种ASIC设计场景；
➂ 深度整合RTL设计、DFT到布局布线全流程，确保变更效率与芯片质量。
➀ EasyLogic introduces stage-based ECO design environment with 50% faster turnaround time;
➁ Five built-in ECO flows cater to diverse ASIC scenarios, from small mixed-signal chips to AI server processors;
➂ Tool integrates with ASIC design stages (RTL, DFT, P&R) to maintain design intent and quality.
2025年6月6日，香港——易逻辑科技正式发布集成于EasylogicECO工具中的阶段式工程变更（ECO）设计环境，以应对现代ASIC设计行业对功能性工程变更的迫切需求。该方案通过内置模块简化操作流程，相较传统方法可将ECO周期缩短超过50%。
易逻辑科技首席执行官Sean Wei博士指出：“工程师在进行功能变更时需应对多层次挑战：首先是逻辑修改的复杂性，其次在综合、可测试性设计（DFT）、布局规 划等不同阶段需适配各环节的特殊需求，最后还需完成变更验证。EasylogicECO通过灵活配置、加速迭代和深度流程整合，使ECO成为ASIC设计周期中高效可控的环节。”
工具内置五类典型ASIC工作流适配方案：
1. 单阶段流程（蓝色）：适用于混合信号ASIC的局部快速变更；
2. 双阶段流程（绿色/黄色）：实现前端（RTL、综合、DFT）与后端团队高效协作；
3. 三阶段流程（橙色）：面向手机处理器等大型数字芯片，在综合与DFT阶段完成验证以降低风险；
4. 四阶段流程（紫色）：专为GPU和AI服务器芯片设计，通过布局规划步骤优化物理版图时序。该工具将于6月22-25日在旧金山DAC 2025展会（2521号展位）现场演示。物理设计团队可通过官网预约深入了解其如何无缝集成至现有设计环境。
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