LLMs在断言生成与验证技术中的突破性进展
04/30/2025, 01:00 PM UTC
大语言模型提升断言生成能力，验证技术再创新高LLMs Raise Game in Assertion Gen. Innovation in Verification
➀ 研究者探索利用大语言模型（LLM）直接从RTL代码生成SystemVerilog断言（SVA），减少对人工编写测试意图的依赖；
➁ 普林斯顿大学通过GPT-4的迭代式提示工程生成精确SVA，成功在RISC-V核心中发现未检测到的漏洞；
➂ AutoSVA2框架将形式验证覆盖率提升6倍，但可重复性及错误修正仍是挑战。
➀ Researchers explore using LLMs to generate SystemVerilog Assertions (SVA) directly from RTL code, reducing reliance on human-written specifications;
➁ A Princeton study demonstrates iterative prompt engineering with GPT-4 to create accurate SVAs, successfully identifying a bug in a RISC-V core;
➂ The AutoSVA2 framework shows potential to enhance formal verification coverage by 6x, though challenges remain in reproducibility and error correction.
大语言模型（LLM）正逐步改变芯片验证领域的游戏规则。近期研究显示，LLM已能通过RTL代码直接生成SystemVerilog断言（SVA），而无需依赖人工编写的自然语言测试规范。Cadence验证部门总经理Paul Cunningham与斯坦福大学EE292A课程讲师Raúl Camposano等人联合探讨了这一技术突破。
普林斯顿大学团队在arXiv发表的论文中提出创新方法：通过23次迭代优化GPT-4提示词，成功为正确FIFO模块生成完整SVA断言集。更值得关注的是，该方法在开源RISC-V CVA6 Ariane核心的页表遍历模块（PTW）中，通过80次SVA生成尝试，成功捕捉到历史漏洞。研究还展示了LLM辅助RTL设计的潜力——仅凭50字功能描述，经过两轮SVA修正迭代即可生成完整RTL代码与覆盖率100%的断言。
AutoSVA2框架的三大创新点包括：
1. 建立规则库指导LLM生成符合语义的SVA（如"_reg后缀信号为寄存器，赋值在下一周期生效"）
2. 开发自动化流程：从RTL生成形式验证测试平台→ JasperGold验证→ 人工审核修正→ 迭代优化
3. 实现RTL与SVA的协同进化，使验证覆盖率提升6倍尽管取得突破，研究者指出当前技术仍面临挑战：LLM生成的SVA可能存在语法/语义错误，需人工审核；针对复杂设计的可重复性尚未完全验证。不过，这项研究为形式化验证的普及和LLM辅助芯片设计安全提供了新思路，标志着EDA工具链智能化的重要进展。
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本文由大语言模型（LLM）生成，旨在为读者提供半导体新闻内容的知识扩展（Beta）。
