Silicon Creations展示SoC时钟架构与IP解决方案
05/05/2025, 01:00 PM UTC
Silicon Creations展示SoC时钟架构与IP解决方案Silicon Creations Presents Architectures and IP for SoC Clocking
➀ Silicon Creations在IP-SoC Days大会上展示了针对智能手机、汽车等应用的时钟抖动问题解决方案，涵盖锁相环（PLL）和振荡器等关键IP；
➁ 其IP组合支持FinFET至全环绕栅极（GAA）工艺，功耗覆盖50微瓦至50毫瓦，频率范围从MHz级到数十GHz，满足ADC/DAC、射频和SerDes等多样化需求；
➂ 公司提供从IP设计到时钟分配网络的全程协作服务，帮助客户优化系统级时钟性能。
➀ Silicon Creations presented advanced clocking IP solutions at IP-SoC Days, addressing challenges like clock jitter in applications ranging from smartphones to automotive systems;
➁ The company offers a comprehensive portfolio including PLLs and oscillators, supporting technologies from FinFET to Gate-All-Around, with performance metrics spanning 50 µW to 50mW power and frequencies up to tens of GHz;
➂ Their engagement model involves end-to-end collaboration with design teams to optimize clock distribution and power delivery networks for SoCs.
Design & Reuse近期在圣克拉拉凯悦酒店举办了IP-SoC Days活动，聚焦半 导体设计创新。Silicon Creations联合创始人Jeff Galloway在会上深入探讨了SoC时钟架构与IP设计挑战，尤其针对模拟/混合信号设计中的时钟抖动问题提出解决方案。
作为拥有20余年经验的行业专家，Galloway指出时钟抖动（即时钟边沿偏离理想位置）是先进制程设计的主要痛点。不同应用对时钟质量指标要求各异：数字逻辑需关注周期抖动，DDR控制器依赖N周期抖动，而ADC/DAC和射频系统则对长期抖动/相位噪声敏感。Silicon Creations通过定制化PLL设计、电源噪声抑制和时钟路径优化等手段应对这些挑战。
该公司IP组合包含精密时序IP（如支持32kHz至数十GHz的宽频PLL）、低功耗振荡器以及高速差分I/O，已应用于智能手机、汽车电子和医疗设备等领域。其技术覆盖平面工艺、FinFET、FD-SOI和GAA晶体管架构，与全球前50大IC设计公司中的多数建立合作。性能矩阵显示，其PLL IP面积最小达0.07mm²，功耗可低至50µW，支持无毛刺频率切换和去偏移功能。
在服务模式上，Silicon Creations提供从架构设计到电源完整性分析的全流程支持。工程师团队深度参与客户SoC开发，协助构建从IP核到时钟树分布的整体解决方案。这种端到端协作模式，结合其在多协议SerDes和高性能I/O领域的积累，为5G、AI芯片等前沿应用提供了可靠的时钟基础架构。
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