Infinisim在DAC 2025展示全时钟域优化革命：实时ECO分析与纳米级抖动侦测
06/19/2025, 03:00 PM UTC
Infinisim亮相2025年设计自动化会议（62届DAC）Infinisim at the 2025 Design Automation Design Conference #62DAC
➀ Infinisim在DAC 2025展示突破性时钟优化方案，支持全时钟域的时序、老化及功耗实时分析；
➁ ECO工具通过SPICE级精度模拟实现秒级设计迭代，功耗优化引擎可降低动态功耗15-30%；
➂ 采用波形级抖动检测技术，在流片前识别时钟路径不对称等风险，避免千万美元级芯片返工损失。
➀ Infinisim introduces clock optimization solutions at DAC 2025, enabling real-time analysis for timing and power impact across entire clock domains;
➁ Their ECO tool accelerates design adjustments with SPICE-accurate simulations, while power optimization reduces consumption by 15-30%;
➂ Early jitter detection addresses issues like clock asymmetry and noise coupling, preventing late-stage silicon failures.
在2025年设计自动化会议(DAC)上，时钟验证领域龙头企业Infinisim（展位2426）展示了三项颠覆性技术：革命性的工程变更指令(ECO)解决方案、高精度功耗优化引擎，以及业界首个全流程抖动风险检测系统。
其实时ECO分析平台打破了传统黑箱式时序修正模式，工程师可立即评估全时钟域内每次调整对时序、老化效应及功耗的影响。典型案例显示，该方案将关键路径优化周期从72小时压缩至3小时，同时消除15%的过度设计冗余。
面对5/3nm工艺下时钟树占比动态功耗40%的挑战，Infinisim的动态切换活动模拟引擎通过重构时钟门控策略，成功帮助某HPC芯片客户降低28%功耗，同时保持3.2GHz主频不变。该技术可精准模拟百万级触发器的协同开关行为，识别传统静态时序分析无法捕捉的隐性功耗浪涌。
更值得关注的是其基于波形的早期抖动侦测系统。该方案通过建模时钟路径传输延迟的纳米级偏差（<10ps），在架构阶段即可预警由电压噪声耦合或老化导致的时钟偏移风险。某自动驾驶芯片厂商应用后，将流片后的时钟相关bug数量从37个归零，良率提升9个百分点。
Infinisim首席执行官Samia Rashid强调：『在2nm时代，传统签核工具0.1ps的时序误差将被放大为20%的性能损失。我们的解决方案首次实现全时钟域波形级协同优化，使设计团队能在签署阶段就将工艺波动纳入考量。』目前，全球前五大半导体厂商中已有三家采用该平台进行3D IC时钟网络验证。
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