在2024年提出的CMOS 2.0架构，标志着半导体技术进入三维集成新时代。imec通过晶圆对晶圆混合键合技术，将系统级芯片（SoC）解耦为专业化功能层：高性能逻辑单元、高密度存储器和能效模块可独立优化后堆叠。与传统3D封装不同，这种晶圆级集成借助250nm间距的铜互连，实现媲美单芯片的通信带宽（>10TB/s/mm²）。

关键技术突破包括：双面互连架构将供电与信号传输分离——芯片正面采用细间距BEOL布线承载数据流，背面通过1.2μm厚的超低电阻钼金属层（BSPDN）供电。在2nm测试芯片中，这种设计使IR压降降低29%（122mV），首次验证了虚拟地网络（Virtual Ground）在移动处理器中的应用可行性。采用通介质硅穿孔（TDV）技术，imec成功在120nm间距上实现无势垒金属填充，结合自校准光刻修正，使3D堆叠对准误差控制在15nm以内。

从DTCO到STCO的范式转变，让CMOS 2.0支持动态电压岛和异构计算单元的灵活配置。在VLSI 2025展示的测试结构中，5层堆叠芯片通过晶圆级键合达到98.6%的良率，其中逻辑层采用环栅（GAA）晶体管，存储器层集成铪基铁电电容（FeCAP）。借助欧盟NanoIC试验线，imec预计2026年将混合键合间距推进至160nm，为1nm节点提供技术储备。