模拟IP新里程：Analog Bits突破2nm工艺并重构电源架构设计
05/08/2025, 05:00 PM UTC
Analog Bits凭借台积电3nm/2nm工艺可运行IP与新设计策略惊艳全场Analog Bits Steals the Show with Working IP on TSMC 3nm and 2nm and a New Design Strategy
➀ Analog Bits在台积电技术研讨会上展示了基于2nm工艺的六项精密模拟IP，包括支持5-2000MHz可调频率且抖动低于0.8ps的锁相环，以及精度达±1°C的片上温度传感器；
➁ 提出智能电源架构战略，通过整合压降检测器、低压差稳压器和无引脚IP技术，系统性解决多芯片设计中的电源完整性和热管理挑战；
➂ 其无引脚IP技术已在5nm/3nm节点实现量产验证，该技术允许IP直接由核心电压供电，为未来2nm及以下工艺提供关键技术支持。
➀ Analog Bits demonstrated six precision analog IP blocks on TSMC's cutting-edge 2nm process at the TSMC Technology Symposium, including PLLs with 5-2000MHz frequency range and sub-0.8ps jitter performance.
➁ The company showcased its Intelligent Power Architecture for multi-die systems, integrating PVT sensors, droop detectors, and LDO regulators to address power management challenges in advanced packaging designs.
➂ Proven pinless IP technology enabling core-voltage-only operation was highlighted as crucial for sub-3nm nodes, with production validation already completed on N5 and N3 processes.
在近期举行的台积电全球技术研讨会上，模拟IP供应商Analog Bits以多项创新成果引发业界关注。其基于台积电2nm制程的测试芯片集成了六项关键IP模块，包含频率范围从5MHz覆盖至2000MHz的宽频锁相环（PLL），该IP在实测中展现出0.76ps的均方根抖动性能，且工作功耗低于2mW。工艺传感器类IP表现同样亮眼，片上温度监测模块在未校准状态下即实现±1°C的测量精度。
面对3D IC设计带来的电源管理挑战，Analog Bits提出了『智能电源架构』解决方案。该体系整合了高精度压降检测器（响应时间<3ns）、可编程低压差稳压器（LDO），以及基于无引脚技术的过程电压温度（PVT）传感器。其中，无引脚技术通过复用核心供电网络，使模拟IP无需专用电源引脚即可工作，这不仅简化了芯片布局布线，更为2nm及以下节点的超低电压设计铺平道路。目前该技术已在5nm工艺的PCIe 5.0 PHY等产品中实现量产验证。
在技术演进趋势方面，Analog Bits强调系统级电源管理需提前至架构设计阶段。其开发的18~40MHz晶体振荡器IP采用标准CMOS工艺实现，支持扩展频谱调制功能，同时为多芯片系统提供时钟冗余保障。配合台积电3nm工艺的片上压降检测器，可以在1.5ns内识别出供电网络的瞬态波动并触发补偿机制，确保高性能计算芯片在动态负载下的稳定性。
值得关注的是，Analog Bits正在与多家头部芯片厂商合作，将智能电源架构扩展至车载计算等关键领域。随着Chiplet设计范式成为主流，这种融合了工艺监测、电源调节和高速互连的体系化方案，或将成为下一代异构集成的标配设计策略。
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