台积电公开A14制程后技术路线图：CFET晶体管与2D材料突破
05/01/2025, 05:00 PM UTC
台积电阐述超越A14节点的技术创新TSMC Describes Technology Innovation Beyond A14
➀ 台积电在IEDM 2023上展示了48nm栅极间距的CFET晶体管及2D沟道材料集成成果，标志着从FinFET到Nanosheet再到CFET的晶体管架构革新；
➁ 创新包括在1.2V电压下运行的平衡型CFET逆变器，以及基于单层2D材料的纳米片架构在1V下的高效表现，为未来微缩化和能效提升奠定基础；
➂ 先进互连技术研发聚焦于铜互连新势垒层、气隙金属和插层石墨烯材料，旨在降低电阻与信号延迟，支撑下一代制程节点发展。
➀ TSMC demonstrated 48nm gate-pitch CFET transistors and 2D channel material integration at IEDM 2023, marking breakthroughs in transistor architecture evolution from FinFET to Nanosheet and CFET;
➁ Innovations include balanced CFET inverters operating at 1.2V and monolayer 2D material-based nanosheets functioning at 1V, enabling future dimensional scaling and energy efficiency;
➂ Advanced interconnect R&D focuses on copper barrier optimization, air-gap metals, and intercalated graphene to reduce resistance and latency for upcoming process nodes.
在2025年台积电技术研讨会首场活动中，研发副总裁暨 共同营运长米玉杰博士披露了超越A14制程的技术规划。通过IEDM 2023展示的48nm栅极间距CFET（互补场效应晶体管），台积电完成了从FinFET到Nanosheet架构的重要跨越。该CFET逆变器在1.2V电压下展现出优异性能平衡，为解决晶体管微缩瓶颈提供新方案。
在材料创新方面，台积电首次将单原子层2D材料整合至类N2制程的堆叠式纳米片架构，成功开发出工作电压1V的N/P沟道匹配逆变器。此项突破为未来突破物理极限的1nm以下制程奠定了基础。研究显示，2D材料可将晶体管厚度减少50%，同时提升载流子迁移率。
互连技术开发方面，台积电正通过双层阻挡层结构降低铜互连通孔电阻30%，并研发气隙隔离金属线使容抗降低15%。更前瞻的插层石墨烯互连技术实验表明，该材料可使信号延迟降低达40%，有望成为后铜时代的关键替代方案。这些技术创新将支撑HPC和AI芯片向2nm及更先进节点的持续演进。
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