在多个应用中，3D设计与高带宽存储器堆叠（HBM）已成为先进半导体系统的关键。超大规模计算器依赖于由100GB或更多封装HBM支持的大的AI加速器核心来处理万亿参数的AI模型。自动驾驶（AD）车辆可能处理较小的单个任务，但通过多层感知和融合支持、计算机视觉、图形、安全、安全和通信目标，可以处理更多任务。航空航天和其他应用中也有类似的需求。所有这些都需要与HBM的3D集成，以最大化性能、最小化延迟和最小化功耗。构建此类系统的制造技术已经就绪，但优化此类设计引入了性能和可靠性方面的新物理挑战。

在单个硅芯片上可以放置的电路量是有限的，即使在最先进的过程中也是如此。更大的设计必须分布在多个芯片上，但现在可以在单个封装内非常有效地连接，与PCB上封装组件之间的等效电路相比，大大减少了性能和功耗。对于作为同一封装内堆叠HBM芯片的芯片，这种大容量内存访问的优势尤其明显，与芯片外DRAM相比，访问延迟大大降低。

管理大型半导体设计中的物理因素在多芯片封装设计出现之前就已经很突出。除了通常的设计目标（功能、性能、功耗和面积/成本）之外，产品设计团队必须优化：过热，可能损害/削弱系统；不足以满足功能需求，损害性能和可靠性；电子串扰影响信号完整性；由于加热而导致的芯片/芯片变形，导致断裂的连接。用于分析这些因素的单一芯片的工具已经熟悉，这是Ansys的一个熟悉的优势：电源完整性（EM/IR）分析、热分析、信号完整性和机械分析以及热耦合。

将多物理场分析扩展到多芯片封装设计引入了新的挑战。在堆叠结构中，特别是在薄芯片基板上，热成为了一个更大的问题，因为它们在层之间提供很少的热隔离。这个问题不仅比已经复杂的单个芯片多物理场分析更大；在3D/HBM结构中，所有这些因素都是耦合的，并且必须进行联合优化。

Lang Lin（Ansys的首席产品经理）最近就这个主题进行了出色的网络研讨会演讲，强调了一个HBM堆叠，位于逻辑芯片上，并在基板上与CPU或GPU相邻。他提出的一个观点是，对于单个芯片的传统PVT（工艺-电压-温度）角分析不一定适用于分析堆叠芯片的完整结构。在HBM堆叠中，芯片可能由于耦合效应而具有不同的装配角。一个可能最好分配90摄氏度、0.8伏和快速-快速工艺的温度。另一个（在同一堆叠中）应该分配100摄氏度、0.9伏和典型-典型工艺的温度。依此类推，直到堆叠的底部。提出一个明显的问题——你怎么能弄清楚呢？

Lang的一个关键点是，在这种紧密的环境中，物理因素强烈耦合，并且所有因素都围绕热考虑。

耦合意味着你不能一次只优化一个因素。温度影响电源分配网络、时序、信号完整性，反过来又可能影响温度。在HBM、CPU、GPU等异构集成中，优化所有这些因素将变成一场噩梦。收敛到最佳物理解决方案需要（不出所料）智能和自动化的指导。Ansys通过他们的OptiSLang系统实现这一点，该系统将智能地搜索广泛的参数空间，以自动找到稳健的解决方案。我相信这是各种系统级优化任务的未来之路。

Lang用几个现场示例进行了说明，第一个是与台积电合作优化堆叠组装中的翘曲/应力，这可能导致良率损失。这里的热循环是基于制造要求而不是用例，然而我认为他们在制造中显示的温度范围至少与任务模式中的应力一样大。台积电和Ansys使用该流程来估算每个组装步骤的翘曲/应力，以提出最佳制造组装序列。

在另一个案例研究中，Ansys与另一家公司合作优化了高速HBM互连（连接到计算芯片）在2.5D基板上的信号完整性。在这里，他们能够为多位互连提出最佳布线模式，以最小化（传输线）过冲。

相当令人印象深刻。您可以在此处注册观看网络研讨会。