Aniah在DAC 2025展示革命性晶体管级验证与设计辅助方案
06/18/2025, 03:00 PM UTC
Aniah亮相2025年设计自动化大会（DAC 62）Aniah at the 2025 Design Automation Conference #62DAC
➀ Aniah发布新一代模拟设计助手**Amigo**和晶体管级验证工具**OneCheck**，提升模拟/混合信号设计效率；
➁ 可在30分钟内完成**十亿级器件SoC的ESD分析**，误报率降低100倍，错误覆盖率100%；
➂ 与Cadence Virtuoso/Custom Explorer深度整合，通过原理图标注技术简化调试流程；
➀ Aniah unveils **Amigo**, an AI-driven Analog Design Assistant, and **OneCheck**, a transistor-level verification tool;
➁ Achieves **30-minute ESD analysis** on billion-device SoCs with 100x lower false errors;
➂ Deep integration with Cadence Virtuoso/Custom Explorer streamlines debug workflows;
在2025年设计自动化大会(DAC 62)上，法国EDA新创公司Aniah推出其革命性技术组合：模拟设计助手**Amigo**和晶体管级验证平台**OneCheck**。Amigo通过AI算法实时提供设计优化建议，可将复杂模拟电路设计效率提升40%以上。而OneCheck作为业界首个向量无关的静态验证方案，能在20秒内完成SoC级ERC设置，对十亿级器件的ESD分析仅需30分钟，误报率比传统工具降低两个数量级。
技术核心 在于其创新的**形式化验证算法架构**，支持0漏检率的电气规则检查(ERC)。通过将电磁仿真抽象模型与机器学习结合，系统能自动识别晶体管堆叠不合规、寄生路径风险等23类电气违规。与Cadence Virtuoso的深度整合尤为瞩目——设计者在原理图界面可直接查看层级化违规标注，并检索相关工艺设计套件(PDK)约束，将调试时间缩短80%。
Aniah CEO Vincent Bligny表示：『我们的愿景是让晶体管级验证像拼乐高一样简单。Amigo已获得多家TIER1芯片厂商采用，成功将5nm车规级IP的设计周期压缩6周。』大会现场展示的3D异构封装芯片验证案例中，OneCheck仅用18分钟就定位到埋入式硅中介层的电迁移热点，传统工具需耗费6小时以上。该方案现支持7nm至2nm先进工艺，预计2026年将扩展至3D-IC领域。
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