在本文中，我们将探讨一项重要的研究，该研究专注于通过硬件-软件协同设计加速RTL仿真。这项研究由Cadence的验证总经理Paul Cunningham、Silicon Catalyst的创业者Raúl Camposano以及作者共同完成，旨在解决验证EDA领域的一个关键问题：如何通过并行化逻辑仿真来获得良好的速度提升。

研究背景：

RTL（寄存器传输级）仿真在验证集成电路设计中起着至关重要的作用。然而，传统的仿真方法速度较慢，难以满足现代芯片设计的需求。为了解决这个问题，研究人员开发了各种硬件加速技术。

Chronos和SASH：

本文重点介绍了Chronos和SASH这两种硬件加速技术。Chronos通过在多个处理单元（PEs）上调度带时间戳的任务来实现加速，而SASH则通过数据流技术和选择性执行进一步提高了并行性。

性能比较：

文章比较了Chronos和SASH在几个真实的RTL测试用例上的性能，包括开源GPU和RISC-V核心。结果表明，SASH在这些测试用例上实现了50倍以上的速度提升，而Chronos在这些更真实的测试用例上似乎会减慢仿真速度。

潜在影响：

这项研究对EDA行业具有重要意义。通过加速RTL仿真，设计人员可以更快地验证他们的芯片设计，从而缩短上市时间并降低成本。