博通公司近日推出了其专为人工智能和高性能计算（HPC）设计的3.5D eXtreme Dimension System in Package（3.5D XDSiP）平台。这个新平台依托于台积电的CoWoS和其他先进的封装技术，允许芯片设计师构建包含3D堆叠逻辑、网络和I/O芯片堆叠以及HBM内存堆叠的系统封装（SiP）。

该平台能够实现高达6000mm²的3D堆叠硅芯片，配备12个HBM模块，预计将在2026年推出首款3.5D XDSiP产品。

博通的3.5D XDSiP平台采用台积电的CoWoS-L封装技术，该技术提供最大约5.5倍于晶圆的光罩尺寸，即约858 mm^2，用于计算芯片堆叠、I/O芯片堆叠和高达12个HBM3/HBM4封装。为了最大化性能，博通建议采用混合铜键合（HCB）技术在芯片堆叠中堆叠一个逻辑芯片堆叠在另一个上面，采用面对面（F2F）的方式。

这种面对面（F2F）堆叠方法通过无凸块混合铜键合直接连接顶层和底层硅晶圆的顶层金属层，与依赖于硅通孔（TSV）的背对背方法相比，是博通3D XDSiP平台的关键优势。F2F方法可以实现多达7倍的信号连接和更短的信号路由，降低晶圆到晶圆接口的功耗90%，最小化3D堆叠内的延迟，并为设计团队在顶层和底层晶圆之间解耦ASIC架构提供更多灵活性。

博通公司高级副总裁和ASIC产品部门总经理Frank Ostojic表示：“我们与客户紧密合作，在台积电和EDA合作伙伴的技术和工具的基础上，创建了一个3.5D XDSiP平台。通过垂直堆叠芯片组件，博通的3.5D平台使芯片设计师能够为每个组件选择合适的制造工艺，同时缩小晶圆和封装尺寸，从而在性能、效率和成本方面实现显著改进。”