英特尔High-NA EUV的AB面：技术跃进与风险管控
05/02/2025, 01:10 PM UTC
英特尔为14A工艺制定High-NA EUV备用方案，低数值孔径技术实现相同良率Intel hedges its bet for High-NA EUV with the 14A process node — an alternate Low-NA technique has identical yield and design rules
➀ 英特尔为14A工艺节点制定双轨策略：高数值孔径（High-NA）EUV与低数值孔径（Low-NA）EUV三重曝光技术并行，良率与设计规则完全兼容；
➁ High-NA EUV可减少40道工序以降低成本，但光刻胶、光掩模等配套技术仍需优化；
➂ 英特尔的备用方案吸取了10nm工艺教训，而台积电则对A14节点采用High-NA持观望态度。
➀ Intel adopts dual strategies for 14A node: High-NA EUV and Low-NA EUV with triple-patterning, both achieving yield parity and design compatibility;
➁ High-NA EUV reduces 40 process steps, lowering costs, but faces challenges in complementary technologies like photomasks and computational lithography;
➂ Intel's backup plan reflects lessons from past 10nm failures, while TSMC remains cautious on High-NA adoption for its A14 node.
在近日的英特尔代工大会（Intel Foundry Direct 2025）上，这家芯片巨头首次披露了其14A工艺节点的技术路线图。面对业界对High-NA EUV光刻机成本效益的质疑，英特尔祭出了「双保险」策略——同时开发基于High-NA EUV和传统Low-NA EUV三重曝光技术的两套方案。
据英特尔代工技术负责人Naga Chandrasekaran博士透露，目前两种方案已实现良率持平，且设计规则完全兼容。这意味着客户无需因技术路线调整而修改芯片设计，从根本上消除了供应链风险。更关键的是，采用High-NA EUV可使金属层制造步骤减少40道，显著降低生产成本。
不过，价值4亿美元的ASML High-NA光刻机尚未进入量产阶段。英特尔虽已在俄勒冈工厂安装第二台设备，但仍需攻克光刻胶适配、计算光刻优化等技术难关。有趣的是，台积电明确表示其A14节点将暂缓采用High-NA技术，这或许暗示着行业对这项尖端技术的商业化仍存分歧。
（评论：从10nm工艺的惨痛教训到如今的双轨策略，英特尔正在重塑其技术激进主义形象。这种「进可攻退可守」的布局，既是对摩尔定律极限的探索，也是对代工市场话语权的争夺。当芯片制造进入埃米时代，每一纳米的跃进都伴随着指数级攀升的试错成本，英特尔的谨慎或许正是行业成熟化的缩影。）
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